推荐产品3推荐产品2推荐产品1
新闻内容News

模块数据接口基于FPGA和PCI的AFDX终端接口卡设计

控制、状态寄存器及控制逻辑(CSR)模块向外部模块提供控制接口和MII管理接口,包含控制寄存器、状态寄存器及控制逻辑。主机通过CSR模块实现对Core10/100的中断控制和电源管理,从而达到控制IP核的目的。数据控制模块将外部模块需要发送的数据存入内部的发送FIFO中,等待发送,并自动使用CPU间隙将接收FIFO中收到的数据发往外部模块。发送、接收FIFO分别用于暂存待发送的数据和接收到的数据,为外部存储器工作于FIFO模式提供接口。发送及接收控制模块作为发送及接收的MII接口,控制PHY芯片进行数据的发送与接收。发送控制模块从发送FIFO中读取待发送数据,形成帧,并通过MII接口发送数据帧;接收控制模块通过接收MII把数据从外部PHY设备传送到接收数据存储器中,并完成地址过滤。

主机与IP核之间的数据交换是通过FIFO缓存器进行的。数据交换包括发送和接收两个独立的过程,这两个过程都存在三种状态:运行、终止和暂停。发送和接收进程各有一个描述符列表,位置由CSR中的寄存器来定义。Core10/100执行载波监听多路访问/冲突检测(CSMA/CD)算法来解决冲突[4]。其算法流程如图4所示。

 0.50598788261414 s